2016_03_23_타이밍도_노태경_업무일지

타이밍도 이다

Aden 커져 있는데 동작이 adsc가 하이로 올라 올떄 동작이 실행된다 클럭이 그때 동작한다 
adsc 1로 aden 13.5 정도가 될떄까지 하이로 유지하다가  샘플 앤 홀드를 통해 adc에 다리에 회로의 전압이 들어간다

first conversion에서는 13클럭에서 ADC에서 다리에 전압이 들어가고

25클럭이 되면은 ADC에 값이 들어간다 
전압을 인지해서 컨벌팅을 한다
adc 0번 다리에 회로 전압
전압을 가져와서 1.35클럭
다리에서 전압을 세팅 한다. 

같을 때까지 올리는 것 컨버젼 타임

25클럭이 되면

ADSC가 로우가되며

ADIF가 하이가 된다

그래서 값이 ADC에 들어가는 경우는 3가지이다 ADSC가 로우가 되던지 ADIF가 하이가 되던지 3가지의 경우의 수가 존재하며

3가지 경우가 있다.

다음컨버젼으로 넘어가면 속도가 더 빨라진다. 그래서 13클럭이 되면 ADC에 값이 들어간다.

13클럭

ADSC가 13클럭에서 로우가 될때

ADIF가 하이일 떄

 

 

프리스케일링은 데이터를 보내는 간격 속도를 의미한다

우리는 분주비를 64로 설정 하였다

 

ADMUX

REFS 1~0 는 AVCC AREF로 연결이 되어 있고  00 끝는 것이고 10 AVCC 10 1.1V 참조 11 2.56V참조  

MUX4~0 MUX DECODER 

ADLAR   CONVERSION LOGIC으로 들어간다.

 

 

 

 

 

 

ADLAR   CONVERSION LOGIC으로 들어간다.

ADLARbit는   ADC 컨젼의 결과 값의 나타내는 것에  영향을 미친다 

왼쪽으로 밀거나 오른쪽으로 값을 민다

ADLR = 0 이면 4.1의 그림이다

ADLR = 1이면 4.2d의 그림이다

Bit 5 – ADLAR: ADC Left Adjust Result
The ADLAR bit affects the presentation of the ADC conversion result in the ADC Data Register. Write one to
ADLAR to left adjust the result. Otherwise, the result is right adjusted. Changing the ADLAR bit will affect the ADC
Data Register immediately, regardless of any ongoing conversions. For a complete description of this bit, see

 

 

 

 

 

 

 MUX5 (4~0) MUX DECODER  아날로그 와 증폭기와 관련되어 있는 셀렉션인데 adc컨트롤 레지스터 B와 MUX4와 관련되어 있다.

MUX5 6가지가 있다. 000000 ADC0 000001 ADC1 000010 ADC2 000011 ADC3 000100 ADC4 000101 ADC5 000110 ADC6 000111 ADC7

ADMUX 안에 mux 4가 ADC에 아날로그 출력과 연결되어 있다.

6가지 비트가 있다.

 

adc 컨트롤 b레지스터는 mUX5 가 DECODER(변환기)로 들어 간다 MUX는 멀티플렉스를 말한다  MUX에서 증폭기로 들어간다 샘플홀딩으로 들어간다. 

 

b레지스터는 증폭기를 들어가서 샘플홀딩을 한다.

 

 

 

 

 

ADEN은 1을 넣게 되면

컨버젼 로직에 들어가서 하이가 되어서 14클럭이 되면 ADC에 전압이 들어간다.

컨버젼 ADC 타밍도에 시작 버튼 정도가 된다.

ADSC 자동 트리거로 들어가는 것이다 자동으로 ADC가 가능하게 되어지는 비트 ADATE 이다 선택된 신호가 가장 좋은자리에 들어가서 시작된다

ADATE ADC interrupt flag이다

ADIF는 로우이다가 ADC에 값이 들어갈 떄 하이가 된다.  ADIF나 클럭이나 ADC 셋중에 하나를 프리스케일링을 설정 해주 면 된다

 

Bit 4 – ADIF: ADC Interrupt Flag
This bit is set when an ADC conversion completes and the Data Registers are updated. The ADC Conversion
Complete Interrupt is executed if the ADIE bit and the I-bit in SREG are set. ADIF is cleared by hardware when
executing the corresponding interrupt handling vector. Alternatively, ADIF is cleared by writing a logical one to the
flag. Beware that if doing a Read-Modify-Write on ADCSRA, a pending interrupt can be disabled. This also applies
if the SBI and CBI instructions are used.
• Bit 3 – ADIE: ADC Interrupt Enable
When this bit is written to one and the I-bit in SREG is set, the ADC Conversion Complete Interrupt is activated.
• Bits 2:0 – ADPS2:0: ADC Prescaler Select Bits
These bits determine the division factor between the XTAL frequency and the input clock to the ADC.

 

 

adc 컨트롤 A레지스터는 aden, adif ,adps(2~0)  , (ADSC ADFR = 트리거로 들어간다. 트리거는 인터럽트의 영향도 받는다)

 

ADPS(2~0) 프리스케일러로 들어가고 프리스케일러에서 컨버젼 로직으로 들어간다  컨버전 로직에서 ADEN이 로우가 되서 ADC가 전압이 들어가면 데이터가 바뀌어서 클럭을 센다. 클럭이 되면 ADIF가  하이 된다. 이것을 설정해 준다.

이것을 or 연산을 통해 설정을 해주면 된다.

 

 

ADPS2 ADPS1 ADPS0 프리스케일러 분주비이다.